芯片工艺的极限在哪里,指甲盖大小可容纳300亿晶体管

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当前商用晶体管栅极大小在 10nm 左右,但是 IBM 早已开始了 7nm、甚至 5nm
工艺的研究。不过为了制造 5nm 芯片,IBM 也抛弃了标准的 FinFET
架构,取而代之的是四层堆叠纳米材料。于是在指甲盖大小的芯片面积里,即可塞下大约
300 亿个晶体管,且能耗与效率都得到了保证。自 1970
年代以来,芯片行业在摩尔定律的加持下发展了几十年(每隔两年、芯片晶体管数翻一番),但近年来遇到了一些瓶颈。

2016年12月7日,采用三星10nm工艺制造的高通骁龙835跑分遭到曝光。

8日,采用台积电10nm工艺制造的华为麒麟970也遭到媒体曝光。

此前,英特尔宣称,将于2017年发布采用自家10nm工艺制造的移动芯片。

格罗方德也声称自研10nm工艺。

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几个月前,GlobalFoundries宣布将会推进7nm FinFET工艺。

三星也购买了ASML的NXE3400光刻机,为生产7nm芯片作准备,并计划在2018年上半年实现量产。

近日,台积电又声称,将在2017年初开始7nm的设计定案,并在2018年初量产,对5nm、3nm和2nm工艺的相关投资工作也已开始。

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半导体工艺发展是一个永恒的话题。从摩尔定律诞生之后,半导体产品技术的发展、性能的进步和普及速度的快慢,最终几乎都和工艺相关。没有好的工艺,半导体产业几乎无法快速前行。不过,近期随着工艺快速进步,技术难度越来越大,人们发现传统的工艺技术已经无法满足7nm以下的制程了。好在科学家们通过努力研发,在FinFET之后,又带来了全新的GAA工艺,希望延续现有半导体技术路线的寿命,进一步推进产品向前发展。

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从14nm到10nm,从10nm到7nm,还有所谓的5nm、3nm和2nm,芯片工艺的竞争程度不断升级。那么,芯片界的这场“战争”会结束吗?芯片工艺的未来又在哪里呢?

尺寸越小、难度越大

在纽约生产设施内测试的 5nm 芯片晶圆

现阶段的芯片工艺

技术上,近年来除了FinFIT技术外,三星、英特尔等芯片厂商纷纷投入到FD-SOI(全耗尽绝缘体硅)工艺、硅光子技术、3D堆叠技术等的研究中,以求突破FinFET的制造极限,拥有更多的主动权。各种新技术中,犹以3D堆叠技术为研究重点。

3D堆叠技术通过在存储层上叠加逻辑层,将芯片的结构由平面型升级成立体型,大大缩短互连线长度,使得数据传输更快,所受干扰更小。

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目前,这样的3D技术在理论层面已有较大进展,并在实践中得到初步应用。2013年,三星推出了3D圆柱形电荷捕获型栅极存储单元结构技术,垂直堆叠可达24层。同年,台积电与Cadence合作开发出了3D-IC的参考流程。2015年,英特尔和美光合作推出了3D
XPoint技术,使用该技术的存储芯片目前已经量产。

材料上,目前制造芯片的原材料以硅为主。不过,硅的物理特性限制了芯片的发展空间,正在逐渐被弃用。

2015年,IBM及合作伙伴三星、GlobalFoundries展示7nm工艺芯片时,使用的是硅锗材料。使用这种材料的晶体管开关速度更快,功耗更低,而且密度更高,可以轻松实现200亿晶体管,晶体管密度比目前的硅基半导体高出一个量级。2015年4月,英特尔也宣布,在达到7nm工艺之后将不再使用硅材料。

III-V族化合物、石墨烯等新材料为突破硅基芯片的瓶颈提供了可能,成为众多芯片企业研究的焦点,尤其是石墨烯。

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相比硅基芯片,石墨烯芯片拥有极高的载流子速度、优异的等比缩小特性等优势。IBM表示,石墨烯中的电子迁移速度是硅材料的10倍,石墨烯芯片的主频在理论上可达300GHz,而散热量和功耗却远低于硅基芯片。麻省理工学院的研究发现,石墨烯可使芯片的运行速率提升百万倍。

并且,随着制作工艺已逐渐成熟,石墨烯原本高昂的成本开始呈下降趋势。2011年底,宁波墨西科技建成年产300吨的石墨烯生产线,每克石墨烯销售价格只要1元。2016年4月,华讯方舟做出了石墨烯太赫兹芯片。

FinFET逐渐失效

在消费电子领域,14nm 芯片仍属于比较先进的标准,不过英特尔和三星的 10nm
工艺也已经向高端市场杀进。

芯片工艺的发展和影响

*摩尔定律

说到芯片的发展,就不得不提先一下主宰半导体发展的摩尔定律。

1965年,仙童半导体公司的工程师戈登·摩尔撰文指出,半导体电路集成的晶体管数量将每年增加一倍,性能提升一倍;之后又修正为每两年增加一倍,这就是著名的摩尔定律。

半导体工业的发展已经符合摩尔定律超过半世纪了,虽然近几年有放缓迹象,但是摩尔定律依然会持续下去。

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(Intel对半导体工艺的进展预期)

1971年,Intel发布了第一个处理器4004,它采用10微米工艺生产,仅包含2300多个晶体管。

1995年起,芯片制造工艺从0.5μm、0.35μm、0.25μm、0.18μm、0.15μm、0.13μm,发展到90nm、65nm、45nm、32nm、22nm、16nm、14nm,再到目前最新的10nm。

随着芯片的制程工艺不断发展,集成度不断提高,电子产业得以高速发展,每年腾出0.3左右的成本空间。半导体工艺制程变得越来越小,将会有哪些好处呢?

1.制程越小就能塞下更多的晶体管,成本下降

CPU的生产是需要经过7个工序的,分别是:硅提纯,切割晶圆,影印,蚀刻,重复、分层,封装,测试,
而当中的蚀刻工序是CPU生产的重要工作,也是重头技术,简单来说蚀刻就是用激光在硅晶圆制造晶体管的过程,蚀刻这个过程是由光完成的,所以用于蚀刻的光的波长就是该技术提升的关键,它影响着在硅晶圆上蚀刻的最小尺寸,也就是线宽。

现在半导体工艺上所说的多少nm工艺其实是指线宽,也就是芯片上的最基本功能单位门电路的宽度,因为实际上门电路之间连线的宽度同门电路的宽度相同,所以线宽可以描述制造工艺。缩小线宽意味着晶体管可以做得更小、更密集,而且在相同的芯片复杂程度下可使用更小的晶圆,于是成本降低了。

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不同制程工艺的成本、核心面积进化路线图

2.频率更高,电压更低

更先进的半导体制造工艺另一个重要优点就是可以提升工作频率。缩减元件之间的间距之后,晶体管之间的电容也会降低,晶体管的开关频率也得以提升,从而整个芯片的工作频率就上去了。

另外晶体管的尺寸缩小会减低它们的内阻,所需导通电压会降低,这代表着CPU的工作电压会降低,所以我们看到每一款新CPU核心,其电压较前一代产品都有相应降低。另外CPU的动态功耗损失是与电压的平方成正比的,工作电压的降低,可使它们的功率也大幅度减小。

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尽管制程变小有许多好处,但并不是无限制的,漏电流问题是当中一个重要因素。

在场效应晶体管的门与通道之间是有一层绝缘的二氧化硅的,作用就是防止漏电流的,这个绝缘层越厚绝缘作用越好。然而随着工艺的发展,这个绝缘层的厚度被慢慢削减,原本仅数个原子层厚的二氧化硅绝缘层变得更薄,进而导致泄漏更多电流,泄漏的电流又增加了芯片额外的功耗。

到了10nm之后,就不能像以往的节点一样,通过简单的缩小栅极宽度来推进工艺制程。往7nm的迁移势必需要昂贵的全新晶体管架构、沟道材料和内部连接。同时还需要全新的Fab工具和材料。

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半导体工艺制程在进入32nm以下的节点后,每一步都历尽艰辛。在如此小的尺度上,人们习以为常的传统物理定律都会逐渐失去效果,量子效应逐渐成为制程前进的拦路虎。为此,科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括High-K、特种金属、SOI、FinFET、EUV等技术纷至沓来,终于将半导体工艺的典型尺寸推进至7nm时代、甚至5nm时代。但是如果要进一步向更小尺寸的工艺节点前行的话,人们又遇到了更多的麻烦。

研发方面,各公司也没有停下脚步,比如早在 2015 年,IBM 就携手 Global
Foundries 和三星试产了一款 7nm 芯片。

芯片工艺的未来和猜测

7nm以后,5nm
工艺到底有多少实现的可能和意义,更是成为业界的一个争论点。从目前来看,5nm节点前面横亘着若干技术和经济上的挑战,即使能够实现,它也可能会相当昂贵。

实际上,Gartner的分析师Bob
Johnson认为,鉴于工艺技术日益严苛的成本和复杂性,7nm可能会跳票到2020年,比一些芯片制造商预期的路线图大约晚一到两年。而这又将反过来影响5nm的面世时间——如果行业决定向5nm继续迈进的话。

“我认为5nm肯定会面世,只是不会是2020年那么早。”Johnson说,可靠的5nm工艺可能会在2023年左右出现。

但芯片制造商比较乐观,他们认为5nm的应用只是时间早晚问题,正在重新评估5nm节点的晶体管技术,并重新修订路线图。根据之前的路线图,FinFET可以下探到7nm,然后寿终正寝,行业需要在5nm节点上选择一种新型的晶体管技术。而且,5nm的唯一选项是横向纳米线FET,也被称为围栅FET。这种材料静电性能很好,只是制造困难而且成本高昂。

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IMEC工艺技术副总裁兼逻辑器件研发项目负责人Aaron
Thean也表示“5纳米是一个昂贵的节点”。要启用5nm,半导体行业需要在晶圆技术上取得新的突破。光刻技术面临新的挑战,互连技术更是成为进军5nm的最大障碍。

而5nm以后,摩尔定律是否终结,哪些新工艺将诞生,就是更难以预测的事情了。未来,新的材料、新的结构、新的思想,一切都将迎来革命,而革命必将淘汰一些东西、洗刷一些东西、诞生一些东西。

现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是FinFET技术进行,它成功地延续了22nm以下数代半导体工艺的发展。从技术发展角度来看,平面晶体管在尺寸缩小至22nm后,漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

该原型在指甲盖大小的面积里,塞进去了大约 200
亿个晶体管。得益于新工艺和新材料,其有望在 2019 年投入商用。

所谓势垒隧道效应,是指虽然源极和漏极被绝缘的物体隔开无法导通,但是在绝缘层越来越薄之后,源极和漏极之间的距离也越来越近,最终两者过于靠近,稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端,这就带来了漏电流和功耗问题。解决问题的方法就是FinFET,也就是将漏极和源极“立起来”,栅极再垂直构造,形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应,还为栅极带来了更多有效的接触面,使得电流阻碍降低,发热也随之下降。

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IBM 研究院 5nm 晶体管扫描图,其由堆叠硅纳米材料制成。

FinFET示意图

不过现在,IBM 公布了他们的下一步计划,将单个栅极的直径进一步缩减到
5nm,在同等面积下可挤下额外的 100 亿晶体管。尽管当前制造技术有潜力缩减至
5nm,但研究团队还是选择开发一种全新的架构。

从22nm时代开始,FinFET就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。随着晶体管尺度向5nm甚至3nm迈进,FinFET本身的尺寸已经缩小至极限后,无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危,甚至物理结构都无法完成。

自 2011 年以来,半导体行业采用
FinFET工艺已有多年。恰如其名,它的样子有点像鱼鳍,三个载流通道被一个绝缘层所包围,但是这项技术也已接近可以缩小到的工艺极限。

一个典型的例子就是,在5nm之后,FinFET几乎已经达到了物理极限,其不断拉高的深度和宽度之比(为了避免短沟道效应,鳍片的宽度应该小于栅极长度的0.7倍),将使得鳍片难以在本身材料内部应力的作用下维持直立形态,尤其是在能量更高的EUV制程导入之后,这样的状况会更为严重,甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音,严重影响了产品的质量和性能。另外,栅极距过小将带来不可控的情况。

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以英特尔工艺为例,14nm制程下,栅极距是70nm,10nm工艺下栅极距是54nm。栅极距随着工艺演进而不断缩小,IMEC的模拟显示,栅极距在现有FinFET技术下的极限是42nm,制程达到5nm甚至3nm时,栅极距还会缩小,当小于42nm时,人们引以为傲的FinFET将无法继续使用下去。

研究员 Nicolas Loubet 手持一片新型 5nm 芯片晶圆

当FinFET在5nm以下的技术节点包括3nm、1.5nm上出现各种问题,甚至彻底失效的时候,人们应该如何制造晶体管密度更高、单个晶体管典型尺寸更小的芯片呢?

IBM 团队表示,继续缩减
FinFET,并不会对性能提升有太大的帮助。有鉴于此,他们在 5nm
芯片上采用了堆叠式硅纳米层,一次可向四个栅极发送信号(而不像 FinFET
那样一次只能向三个栅极发射)。

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借助极紫外线光刻技术,他们可以在晶圆上绘制出更小的细节。与当前技术相比,它不仅光波能量高出许多,还支持在制造过程中持续调节芯片的功耗和性能。

英特尔10nm和14nm工艺对比,注意10nm工艺栅极距离降低至54nm。

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与当前 10nm 芯片相比,5nm 原型芯片在额定功率下的性能可提升
40%,或在匹配性能下降低高达 75% 的能耗。

英特尔10nm鳍片对比14nm,注意宽高比。

未来我们有望见到更多更小、更强大、更有效率的电子设备,不过当前 10nm
也才商用不久,7nm 要等到 2019,5nm 也还得再多等上几年。

环绕

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全新GAA技术登场

  • 类型:休闲益智
  • 发行:KISS ltd
  • 发售:2014-04-25
  • 开发:Coatsink
  • 语言:英文
  • 平台:PC
  • 标签:

由于FinFET技术即将在7nm之后的某个节点下变得不可用,未来半导体制造技术应该如何发展,业内各大厂商和着名的研究机构都提出了自己的看法。其中一种比较主流的方式被称作Gate-All-Around环绕式栅极技术,简称为GAA横向晶体管技术,也可以被称为GAAFET。

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FinFET之后的技术路线进展方案

这项技术的特点是实现了栅极对沟道的四面包裹,源极和漏极不再和基底接触,而是利用线状或者平板状、片状等多个源极和漏极横向垂直于栅极分布后,实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题,包括电容效应等,再加上沟道被栅极四面包裹,因此沟道电流也比FinFET的三面包裹更为顺畅。在应用了GAA技术后,业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题。

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从2D晶体管到GAA技术的对比

GAA技术作为一款正处于预研中的技术,各家厂商都有自己的方案。比如IBM提供了被称为硅纳米线FET(nanowire
FET)的技术,实现了30nm的纳米线间距和60nm的缩放栅极间距,该器件的有效纳米线尺寸为12.8nm。此外,新加坡国立大学也推出了自己的纳米线PFET,其线宽为3.5nm,采用相变材料Ge2Sb2Te5作为线性应力源。

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